本書從用戶的角度全面闡述了Verilog HDL語言的重要細(xì)節(jié)和基本設(shè)計(jì)方法，并詳細(xì)介紹了Verilog 2001版的主要改進(jìn)部分。本書重點(diǎn)關(guān)注如何應(yīng)用Verilog語言進(jìn)行數(shù)字電路和系統(tǒng)的設(shè)計(jì)和驗(yàn)證，而不僅僅講解語法。全書從基本概念講起，并逐漸過渡到編程語言接口以及邏輯綜合等高級(jí)主題。書中的內(nèi)容全部符合Verilog HDL IEEE 1364-2001標(biāo)準(zhǔn)。
Samir Palnitkar畢業(yè)于位于印度坎普爾市的印度理工學(xué)院電氣工程系，獲得學(xué)士學(xué)位，后來在美國(guó)西雅圖的華盛頓大學(xué)電氣工程系獲得碩士學(xué)位，接著在美國(guó)加州圣何塞州立大學(xué)獲得MBA學(xué)位。是美國(guó)Jambo Systems公司總裁。Jambo Systems公司是一流的專用集成電路（ASIC）設(shè)計(jì)和驗(yàn)證服務(wù)公司，專門從事高級(jí)微處理器、網(wǎng)絡(luò)和通信芯片的設(shè)計(jì)服務(wù)。是數(shù)字系統(tǒng)設(shè)計(jì)領(lǐng)域Verilog HDL建模、邏輯綜合和基于EDA的設(shè)計(jì)方法學(xué)等方面的公認(rèn)權(quán)威。他在設(shè)計(jì)和驗(yàn)證方面有豐富的工作經(jīng)驗(yàn)，成功地完成過多種微處理器、專用集成電路和系統(tǒng)的設(shè)計(jì)。他是第一個(gè)使用Verilog語言為共享內(nèi)存、高速緩沖存儲(chǔ)器組合（cache coherent）和多處理器體系結(jié)構(gòu)搭建框架的人物。領(lǐng)導(dǎo)研發(fā)了多處理器體系結(jié)構(gòu)（一般稱為UltraSPARC端口體系結(jié)構(gòu)）。Sun Microsystems公司在下一代臺(tái)式機(jī)的設(shè)計(jì)中采用了他研發(fā)的這種體系結(jié)構(gòu)。
Samir Palnitkar是美國(guó)Jambo Systems公司總裁。Jambo Systems公司是一流的專用集成電路設(shè)計(jì)和驗(yàn)證服務(wù)公司，專門從事高級(jí)微處理器、網(wǎng)絡(luò)和通信芯片的設(shè)計(jì)服務(wù)。Palnitkar先生曾創(chuàng)辦了一系列小型的高科技公司。他是Integrated Intellectual Property公司的創(chuàng)始人。該公司是一家專用集成電路設(shè)計(jì)公司，已被Lattice Semiconductor公司收購(gòu)。后來，他創(chuàng)建了電子商務(wù)軟件公司Obongo，已被AOL Time Warner公司收購(gòu)。Palnitkar先生畢業(yè)于位于印度坎普爾市的印度理工學(xué)院電氣工程系，獲得學(xué)士學(xué)位，后來在美國(guó)華盛頓大學(xué)電氣工程系獲得碩士學(xué)位，接著在圣何塞州立大學(xué)獲得MBA學(xué)位。Palnitkar先生目前是數(shù)字系統(tǒng)設(shè)計(jì)領(lǐng)域Verilog HDL建模、邏輯綜合和基于EDA的設(shè)計(jì)方法學(xué)等方面的公認(rèn)權(quán)威。他在設(shè)計(jì)和驗(yàn)證方面有豐富的工作經(jīng)驗(yàn)，成功地完成過多種微處理器、專用集成電路和系統(tǒng)的設(shè)計(jì)。他是第一個(gè)使用Verilog語言為共享內(nèi)存、高速緩沖存儲(chǔ)器組合（cache coherent）和多處理器體系結(jié)構(gòu)搭建框架的開發(fā)者。他領(lǐng)導(dǎo)研發(fā)了多處理器體系結(jié)構(gòu)（一般稱為UltraSPARC端口體系結(jié)構(gòu)）。Sun Microsystems公司（現(xiàn)屬于Oracle公司）在其臺(tái)式機(jī)的設(shè)計(jì)中采用了他研發(fā)的這種體系結(jié)構(gòu)。除了UltraSPARC CPU，他還為許多一流的公司完成過許多不同類型的設(shè)計(jì)和驗(yàn)證項(xiàng)目。Palnitkar先生與一些研發(fā)仿真產(chǎn)品的公司有合作關(guān)系，是首批試用基于周期仿真的技術(shù)的領(lǐng)軍人物。他有使用多種EDA工具的經(jīng)驗(yàn)，諸如Verilog-NC，Synopsys VCS，Specman，Vera，System Verilog，Synopsys，SystemC，Verplex和Design Data Management Systems等。
第一部分 Verilog基礎(chǔ)知識(shí)
第1章 Verilog HDL數(shù)字設(shè)計(jì)綜述 2
1.1 數(shù)字電路CAD技術(shù)的發(fā)展歷史 2
1.2 硬件描述語言的出現(xiàn) 2
1.3 典型設(shè)計(jì)流程 3
1.4 硬件描述語言的意義 4
1.5 Verilog HDL的優(yōu)點(diǎn) 5
1.6 硬件描述語言的發(fā)展趨勢(shì) 6
第2章 層次建模的概念 7
2.1 設(shè)計(jì)方法學(xué) 7
2.2 四位脈動(dòng)進(jìn)位計(jì)數(shù)器 8
2.3 模塊 9
2.4 模塊實(shí)例 10
2.5 邏輯仿真的構(gòu)成 11
2.6 舉例 12
2.7 小結(jié) 15
2.8 習(xí)題 15
第3章 基本概念 16
3.1 詞法約定 16
3.2 數(shù)據(jù)類型 19
3.3 系統(tǒng)任務(wù)和編譯指令 24
3.4 小結(jié) 27
3.5 習(xí)題 28
第4章 模塊和端口 29
4.1 模塊 29
4.2 端口 31
4.3 層次命名 36
4.4 小結(jié) 37
4.5 習(xí)題 37
第5章 門級(jí)建模 38
5.1 門的類型 38
5.2 門延遲 48
5.3 小結(jié) 52
5.4 習(xí)題 53
第6章 數(shù)據(jù)流建模 54
6.1 連續(xù)賦值語句 54
6.2 延遲 56
6.3 表達(dá)式、操作符和操作數(shù) 57
6.4 操作符類型 58
6.5 舉例 65
6.6 小結(jié) 72
6.7 習(xí)題 72
第7章 行為級(jí)建模 74
7.1 結(jié)構(gòu)化過程語句 74
7.2 過程賦值語句 77
7.3 時(shí)序控制 81
7.4 條件語句 85
7.5 多路分支語句 86
7.6 循環(huán)語句 89
7.7 順序塊和并行塊 92
7.8 生成塊 96
7.9 舉例 100
7.10 小結(jié) 105
7.11 習(xí)題 106
第8章 任務(wù)和函數(shù) 109
8.1 任務(wù)和函數(shù)的區(qū)別 109
8.2 任務(wù) 110
8.3 函數(shù) 114
8.4 小結(jié) 118
8.5 習(xí)題 119
第9章 實(shí)用建模技術(shù) 120
9.1 過程連續(xù)賦值 120
9.2 改寫（覆蓋）參數(shù) 122
9.3 條件編譯和執(zhí)行 124
9.4 時(shí)間尺度 127
9.5 常用的系統(tǒng)任務(wù) 128
9.6 小結(jié) 135
9.7 習(xí)題 135
第二部分 Verilog高級(jí)主題
第10章 時(shí)序和延遲 140
10.1 延遲模型的類型 140
10.2 路徑延遲建模 142
10.3 時(shí)序檢查 148
10.4 延遲反標(biāo)注 150
10.5 小結(jié) 151
10.6 習(xí)題 151
第11章 開關(guān)級(jí)建模 153
11.1 開關(guān)級(jí)建模元件 153
11.2 舉例 157
11.3 小結(jié) 161
11.4 習(xí)題 162
第12章 用戶自定義原語 163
12.1 UDP的基礎(chǔ)知識(shí) 163
12.2 表示組合邏輯的UDP 165
12.3 表示時(shí)序邏輯的UDP 170
12.4 UDP表中的縮寫符號(hào) 173
12.5 UDP設(shè)計(jì)指南 174
12.6 小結(jié) 175
12.7 習(xí)題 175
第13章 編程語言接口 177
13.1 PLI的使用 179
13.2 PLI任務(wù)的連接和調(diào)用 179
13.3 內(nèi)部數(shù)據(jù)表示 181
13.4 PLI庫(kù)子程序 182
13.5 小結(jié) 192
13.6 習(xí)題 193
第14章 使用Verilog HDL進(jìn)行邏輯綜合 194
14.1 什么是邏輯綜合 194
14.2 邏輯綜合對(duì)數(shù)字設(shè)計(jì)行業(yè)的影響 196
14.3 Verilog HDL綜合 197
14.4 邏輯綜合流程 201
14.5 門級(jí)網(wǎng)表的驗(yàn)證 207
14.6 邏輯綜合建模技巧 209
14.7 時(shí)序電路綜合舉例 214
14.8 小結(jié) 221
14.9 習(xí)題 221
第15章 高級(jí)驗(yàn)證技術(shù) 223
15.1 傳統(tǒng)的驗(yàn)證流程 223
15.2 斷言檢查 230
15.3 形式化驗(yàn)證 231
15.4 小結(jié) 234
第三部分 附 錄
附錄A 強(qiáng)度建模和高級(jí)線網(wǎng)類型定義 236
附錄B PLI子程序清單 239
附錄C 關(guān)鍵字、系統(tǒng)任務(wù)和編譯指令 255
附錄D 形式化語法定義 257
附錄E Verilog有關(guān)問題解答 285
附錄F Verilog舉例 287
參考文獻(xiàn) 297
譯者后記 298
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