本書從全可編程片上系統(APSoC)器件的概念和結構特點入手，介紹典型APSoC器件——Zynq-7000系列高性能嵌入式芯片的體系結構和片上資源，包括對其兩個主要組成部分[可編程邏輯(PL)部分和處理系統(PS)部分]的結構，以及PL、PS兩部分協同設計為嵌入式系統設計帶來優勢的詳細介紹。此外，本書分別詳細介紹PL、PS兩部分各自單獨開發和協同開發的方法以及軟、硬件工具，并通過大量的開發實例，向讀者展示了基于APSoC的高性能嵌入式系統的詳細設計思路、方法和步驟。
2006年于東南大學儀器工程學院，獲博士學位
目錄
第1章 全可編程片上系統 1
1.1 全可編程片上系統的概念和特點 1
1.1.1 全可編程片上系統的概念 1
1.1.2 全可編程片上系統的技術特點 1
1.1.3 用全可編程片上系統器件構建嵌入式系統的優勢和缺點 3
1.2 Zynq-7000系列APSoC的體系結構 6
1.2.1 Zynq-7000系列中的PS部分 8
1.2.2 Zynq-7000系列中的PL部分 10
1.2.3 Zynq-7000系列中PL和PS部分的連接 13
1.3 Zynq-7000系列APSoC的片上公共資源 16
1.3.1 時鐘系統 16
1.3.2 復位信號 19
1.3.3 電源 21
1.4 Zynq-7000系列的啟動方式和流程 21
1.4.1 Zynq-7000系列的啟動方式選項 22
1.4.2 Zynq-7000系列的啟動流程 22
1.5 本章小結 24
第2章 FPGA與硬件描述語言Verilog HDL 25
2.1 FPGA原理和基本結構 25
2.1.1 FPGA的發展歷史和現狀 25
2.1.2 FPGA的工作原理 26
2.1.3 FPGA芯片結構 27
2.1.4 FPGA的開發方法和流程 28
2.2 Verilog HDL簡介 30
2.2.1 Verilog HDL概述 30
2.2.2 Verilog HDL程序基本結構 31
2.3 Verilog HDL基本語法規則 35
2.3.1 標識符、關鍵詞和注釋 35
2.3.2 數字與邏輯數值 36
2.3.3 數據類型 40
2.3.4 表達式 47
2.3.5 表達式中運算符的優先級別 54
2.4 Verilog HDL建模方式 55
2.4.1 結構描述 56
2.4.2 行為描述 62
2.4.3 數據流描述 71
2.5 常見數字電路模塊的Verilog HDL實現 71
2.5.1 運算電路的設計 71
2.5.2 編碼器的設計 72
2.5.3 二進制譯碼器的設計 75
2.5.4 計數器的設計 77
2.5.5 有限狀態機 78
2.6 邏輯功能的仿真驗證 85
2.7 本章小結 88
第3章 集成開發環境Vivado的基本使用方法 89
3.1 Vivado概述 89
3.1.1 Vivado的兩種工作模式 89
3.1.2 Vivado的主要特征 92
3.2 Vivado的基本設計流程 93
3.2.1 利用Vivado開發FPGA的設計流程 93
3.2.2 Vivado的主界面及功能 94
3.3 基于Verilog HDL的電路設計與實現 96
3.3.1 半加器的設計與Verilog HDL建模舉例 96
3.3.2 創建項目并輸入設計 98
3.3.3 仿真驗證設計項目 100
3.3.4 綜合、實現設計項目 103
3.4 IP核的管理 107
3.4.1 IP核分類 107
3.4.2 定制IP 108
3.5 本章小結 110
第4章 全可編程片上系統的開發方法與流程 111
4.1 基于APSoC的嵌入式系統開發方法概述 111
4.1.1 需求分析到詳細說明 112
4.1.2 體系結構設計 112
4.1.3 軟、硬件子系統設計和實現 113
4.1.4 軟、硬件系統集成與測試 115
4.2 PL部分純邏輯的開發方法 115
4.2.1 PYNQ-Z2硬件開發板 115
4.2.2 純邏輯開發流程 116
4.3 PS部分應用程序的開發方法 133
4.3.1 PS部分外設應用開發 133
4.3.2 PS部分UART的應用程序的開發流程 134
4.4 本章小結 143
第5章 全可編程片上系統的軟硬件協同設計 144
5.1 EMIO的使用和BOOT文件的制作 144
5.1.1 EMIO原理 144
5.1.2 功能要求和電路原理 145
5.1.3 EMIO開發流程 145
5.1.4 用SDK生成啟動鏡像文件BOOT.bin 150
5.2 AXI設備設計 153
5.2.1 AXI基本知識 153
5.2.2 功能要求和電路原理 155
5.2.3 AXI設備(PWM控制器)的開發流程 156
5.3 PL到PS部分的中斷設計 167
5.3.1 APSoC器件中斷基礎知識 167
5.3.2 功能要求和電路原理 169
5.3.3 PL到PS部分中斷的開發流程 170
5.4 本章小結 176
第6章 高層次綜合器 177
6.1 高層次綜合器的概念與特點 177
6.1.1 為什么需要高層次綜合器 177
6.1.2 高層次綜合器產生的電路模塊 178
6.1.3 使用高層次綜合器的開發流程 179
6.1.4 高層次綜合器的核心工作 180
6.2 高層次綜合器的設計流程 184
6.3 基于高層次綜合器的硬件優化 192
6.4 本章小結 202
第7章 全可編程片上系統嵌入式開發實例 203
7.1 頻率連續可變的任意信號發生器 203
7.1.1 設計要求 203
7.1.2 DDS基本原理及其實現方法分析 203
7.1.3 模擬輸出(DAC)硬件電路及其在PL部分的控制電路設計 206
7.1.4 用BRAM配置成雙口RAM 211
7.1.5 PS部分的設計 213
7.1.6 運行結果 216
7.2 基于APSoC和射頻捷變收發器的射電望遠鏡接收機 217
7.2.1 項目背景 217
7.2.2 射電望遠鏡接收機算法設計 218
7.2.3 接收機系統設計 220
7.2.4 實測結果 225
主要參考文獻 226
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