進(jìn)入21世紀(jì)以來，集成電路制造工藝的發(fā)展日新月異，目前已經(jīng)進(jìn)入到了前所未有的納米級(jí)階段。電源完整性作為系統(tǒng)級(jí)芯片設(shè)計(jì)的重要課題，直接影響到集成電路的可靠性、性能以及功耗。因此，本書作者以系統(tǒng)級(jí)電源完整性為切入點(diǎn)，深入探討了電源完整性的影響、時(shí)鐘產(chǎn)生及分布、輸入/輸出單元中的電源完整性設(shè)計(jì)、電源完整性建模、溫度效應(yīng)以及低功耗電源完整性設(shè)計(jì)等方面的問題，并以IBMPOWER7+處理器芯片作為實(shí)例進(jìn)行分析，后針對(duì)新型碳納米管互連元件在電源完整性中的應(yīng)用做了簡要討論。
原書前言在20多年前的1990年，在一個(gè)帶狀記錄儀儀器裝配線上我碰到一件觸動(dòng)我的事情。在一批新記錄儀的測(cè)試階段，儀器電子控制板上出現(xiàn)了一些計(jì)數(shù)器不能計(jì)數(shù)的奇怪現(xiàn)象，問題的起源是計(jì)數(shù)器的供電電源存在較大并且相對(duì)高頻率的環(huán)路噪聲，在改進(jìn)與上市中面臨的壓力很大，這種噪聲產(chǎn)生的真正原因困擾了生產(chǎn)、設(shè)計(jì)和研發(fā)組。這件事觸動(dòng)了我，其實(shí)相當(dāng)簡單，這些芯片供電電源網(wǎng)絡(luò)的高速振蕩電流導(dǎo)致了使得儀器功能失效的這些噪聲，而這些噪聲可以通過在供電電源線路上增加一個(gè)大的電感來得到減弱。一個(gè)手動(dòng)制作的環(huán)狀鐵質(zhì)電感通過串聯(lián)加入到電源線路，電源不再如往常一樣發(fā)生振蕩，計(jì)數(shù)器按照設(shè)定進(jìn)行工作，噪聲令人吃驚地被抑制掉了。我很快和制造平臺(tái)設(shè)計(jì)研發(fā)組的總裁一起開了設(shè)計(jì)總結(jié)會(huì)，作為當(dāng)時(shí)的慣例，盡管我的設(shè)計(jì)方案非常前沿，像我這樣的年輕人還是沒有機(jī)會(huì)參與這種級(jí)別的總結(jié)會(huì)的。那時(shí)人們生產(chǎn)了大量的鐵心電感產(chǎn)品，并且改變了設(shè)計(jì)方法，這使得錄音機(jī)的生產(chǎn)能以最短的時(shí)間向前推進(jìn)。我從未清楚地去計(jì)算這種改進(jìn)設(shè)計(jì)帶來的利益是多少，但是在計(jì)數(shù)器芯片數(shù)字電路中供電網(wǎng)絡(luò)采用一種低通濾波器之前，大量的串聯(lián)電感和去耦電容一起被使用，通過這些事實(shí)可以大概猜出上述設(shè)計(jì)帶來的利益情況。這種設(shè)計(jì)改變了供電網(wǎng)絡(luò)的共振頻率，消除了采用這種電感器之前存在的一個(gè)共振，減弱了由于計(jì)數(shù)器采用整個(gè)電路系統(tǒng)專用頻率進(jìn)行計(jì)數(shù)而激發(fā)的共振噪聲。
在大約20年以后的2010年，在為一個(gè)高速路由器芯片設(shè)計(jì)實(shí)現(xiàn)一個(gè)GHz級(jí)時(shí)鐘分配網(wǎng)絡(luò)的時(shí)候，作為老朋友的自感現(xiàn)象又出現(xiàn)了。在常規(guī)設(shè)計(jì)中會(huì)完全忽略片上互連電感，隨著芯片頻率朝著每秒種十億個(gè)時(shí)鐘周期發(fā)展以及自感相關(guān)影響逐步深入到可以和全局時(shí)鐘分配的互連電感相比擬，我非常有興趣對(duì)這種現(xiàn)象進(jìn)行研究。電感不僅能改善時(shí)鐘的上升和下降時(shí)間，從而降低時(shí)鐘抖動(dòng)（jitter），通過對(duì)時(shí)鐘分配系統(tǒng)中時(shí)鐘驅(qū)動(dòng)級(jí)中的過驅(qū)動(dòng)延時(shí)進(jìn)行仔細(xì)設(shè)計(jì)，能減少芯片的時(shí)鐘偏差（skew）。此外，也可能在將4GHz的時(shí)鐘芯片分配到芯片外圍的I／O電路時(shí)，降低電阻的趨膚效應(yīng)。總之，對(duì)這種現(xiàn)象進(jìn)行研究，可以大大地優(yōu)化設(shè)計(jì)。
多年以后，waxingeloquent的在線文章討論了在時(shí)鐘和功率分配網(wǎng)絡(luò)仿真中考慮電感的必要性，我在一篇研究性論文中提出通過考慮互連電感，能很好地優(yōu)化芯片中使用的金屬。通過包括電感、關(guān)鍵的互連細(xì)節(jié)信息的實(shí)際的物理布局仿真，能更深入地理解電源完整性優(yōu)化、功耗和芯片，包括去耦電容物理布局。第一本關(guān)于集成電路的電源完整性分析和管理的書籍在2010年出版，這本書的出版是在我第一次碰到這種電感現(xiàn)象的20年之后。在這段時(shí)間我竟然耗費(fèi)了很多心血去研究絕熱邏輯這一塊現(xiàn)在被放棄的領(lǐng)域，這個(gè)研究領(lǐng)域充滿草率的假設(shè)和采用簡化的RC模型，忽略任何電路的實(shí)際細(xì)節(jié)，如我認(rèn)識(shí)20多年的電感問題。
通過這些情況，你也許能正確地判斷出我正在對(duì)隨著集成電路特征尺寸逐步縮小情況下的電源完整性問題進(jìn)行研究，在片上互連評(píng)估和優(yōu)化研究中將考慮電感的影響。但是，看到一些出版物中繼續(xù)在功率網(wǎng)格的實(shí)際物理仿真中忽略電荷的流動(dòng)慣性，采用一些近似和非物理的仿真方法，這會(huì)使讀者看不到電源完整性退化中的共振或者波的傳輸特性，甚至?xí)䴖Q定了噪聲的峰值幅度。這種近似和有限層面的分析將不可能察覺到一些瞬時(shí)的物理噪聲現(xiàn)象，如在水力學(xué)和光學(xué)物理頻譜中出現(xiàn)的畸形波（指一種分布非常陡峭，峰值遠(yuǎn)高于周圍的局域波）就屬于這種情況。這很好理解，對(duì)于一個(gè)給定的連續(xù)電磁頻譜，在光纖中能看到的畸形波，在電磁系統(tǒng)中也能看到，只是在頻譜幅度小幾個(gè)數(shù)量級(jí)。在關(guān)于集成電路電源完整性的第一本書中揭示了片上功率網(wǎng)格中關(guān)于入射噪聲波的電容透鏡效應(yīng)仿真，給本書很大的支持。電感和實(shí)際的物理效應(yīng)會(huì)導(dǎo)致明顯的延時(shí)，也會(huì)引起人們揭示芯片功率網(wǎng)格物理現(xiàn)象的興趣。假設(shè)互連網(wǎng)格沒有電感就如假設(shè)鐘擺沒有質(zhì)量，系統(tǒng)不具有勢(shì)能和動(dòng)能，換句話說，這是不可能的，這是一個(gè)非物理的系統(tǒng)。因此，我出版的這本書但愿能有助于現(xiàn)代電源完整性分析和驗(yàn)證的物理仿真，在本書中采用了一些高級(jí)的抽象畫和基于物理現(xiàn)象的仿真方法。
本書也是第一次廣泛討論了學(xué)術(shù)界、工業(yè)界和實(shí)驗(yàn)階段的關(guān)于電源完整性的一些成果，從電路和芯片設(shè)計(jì)者的觀點(diǎn)出發(fā)討論說明電源完整性退化和它的復(fù)雜性。這本書也在一些細(xì)節(jié)上討論電源管理和低功耗設(shè)計(jì)對(duì)電源完整性退化的影響。先前的一些書關(guān)注建模、仿真和分析，對(duì)于設(shè)計(jì)者來說，可能更關(guān)注他們碰到的實(shí)際問題，尤其希望在設(shè)計(jì)早期就能關(guān)注一些細(xì)節(jié)問題，從而能對(duì)系統(tǒng)設(shè)計(jì)和工藝限制的問題提前想好對(duì)策。
在特征尺寸達(dá)到納米級(jí)，3D集成的年代，集成電路設(shè)計(jì)中面臨非常嚴(yán)酷的現(xiàn)實(shí)問題：電源完整性退化將帶來嚴(yán)格的限制，需要很多的理論和經(jīng)驗(yàn)知識(shí)來進(jìn)行處理，這個(gè)問題將會(huì)由于在垂直方向上集成額外的有源電路而變得更加復(fù)雜。
譯者序
原書前言
致謝
作者簡介
本書作者及分工
第１章 集成電路電源完整性的重要性１
１１ 晶體管縮放和電源完整性退化過程１
１１１ 恒定功率（ＣＰ）和恒定功率密度（ＣＰＤ）縮放下電源完整性３
１１２ 低功耗設(shè)計(jì)及電源完整性退化４
１１３ 集成電路中的電源網(wǎng)格噪聲５
１１４ 電源完整性退化對(duì)Ｉ／Ｏ電路及信號(hào)完整性的影響８
１２ 電源完整性惡化的因素９
１２１ 電源完整性退化對(duì)良率的影響９
１２２ 減少電壓擴(kuò)展和增加功率１１
１２３ 制造及封裝技術(shù)的增強(qiáng)和成本１２
１２４ 設(shè)計(jì)和驗(yàn)證成本１３
１２５ 不可持續(xù)的能源浪費(fèi)１３
１３ 參考文獻(xiàn)１４
第２章 電源和襯底噪聲對(duì)電路的影響１５
２１ 電源噪聲和襯底噪聲１５
２２ 路徑以及延遲單元和電源噪聲１７
２２１ 路徑延遲和電源噪聲之間的關(guān)系１８
２２２ 組合單元延遲２２
２２３ 觸發(fā)器時(shí)間特性２５
２３ 耦合效應(yīng)電路級(jí)時(shí)序分析２８
２３１ 難點(diǎn)２８
２３２ 電源噪聲的時(shí)間和空間的相關(guān)性３０
２３３ 統(tǒng)計(jì)噪聲模型３２
２３４ 個(gè)案分析３４
２４ 模擬／射頻（ＲＦ）電路的噪聲影響３７
２４１ 電源噪聲３７
２４２ 襯底噪聲３９
２５ 習(xí)題４０
２６ 參考文獻(xiàn)４０
第３章 電源完整性中的時(shí)鐘產(chǎn)生和分布４２
３１ 時(shí)鐘延時(shí)、偏移以及抖動(dòng)４２
３２ 用于時(shí)鐘樹的互連元件４６
３２１ 互連元件的寄生器件４６
３２２ 電感的定義４６
３２３ 電感提取４７
３２４ 互連元件仿真５３
３２５ 專用的感性互連元件５５
３２６ 信號(hào)傳輸時(shí)間和電感５８
３３ 時(shí)鐘樹結(jié)構(gòu)及其仿真６０
３３１ 時(shí)鐘樹結(jié)構(gòu)６０
３３２ 工業(yè)級(jí)時(shí)鐘分布網(wǎng)絡(luò)應(yīng)用６３
３４ 電源噪聲引起的時(shí)鐘偏移６４
３４１ 串行電路中的電源噪聲６４
３４２ 噪聲敏感的時(shí)鐘分布網(wǎng)絡(luò)仿真６５
３４３ 在電壓Ｖ和溫度Ｔ變化的情況下，時(shí)鐘偏移分析的實(shí)例６６
３４４ 與時(shí)鐘偏移和電源噪聲有關(guān)的其他工作７１
３５ 時(shí)鐘產(chǎn)生７１
３５１ 對(duì)與電源完整性有關(guān)的鎖相環(huán)和延遲鎖相環(huán)的討論７２
３５２ 鎖相環(huán)結(jié)構(gòu)７３
３５３ 準(zhǔn)則１：將鎖相環(huán)與噪聲進(jìn)行隔離７４
３５４ 準(zhǔn)則２：將單端電路以及物理版圖設(shè)計(jì)為差分形式７６
３５５ 準(zhǔn)則３：環(huán)路濾波器、偏置產(chǎn)生電路和壓控振蕩器的電源抑制比、
噪聲設(shè)計(jì)７８
３６ 數(shù)據(jù)通信的時(shí)鐘提取８０
３６１ 開關(guān)式鑒相器８０
３６２ 數(shù)據(jù)恢復(fù)延遲鎖相環(huán)和相位插值器８１
３７ 總結(jié)８１
３８ 參考文獻(xiàn)８１
第４章 Ｉ／Ｏ電路中的信號(hào)及電源完整性設(shè)計(jì)８３
４１ 引言８３
４２ 單端Ｉ／Ｏ電路設(shè)計(jì)８４
目 錄Ⅺ
４２１ 同步開關(guān)輸出噪聲８４
４２２ 測(cè)量的同步開關(guān)輸出噪聲與仿真值的相關(guān)性８７
４２３ 片上電源分布網(wǎng)絡(luò)的測(cè)量以及全局電源分布網(wǎng)絡(luò)中的反諧振峰值８９
４２４ 信號(hào)完整性和電源完整性的聯(lián)合仿真８９
４２５ 從專用集成電路芯片中所見的整體電源分布網(wǎng)絡(luò)阻抗９３
４２６ 頻域內(nèi)的目標(biāo)阻抗９５
４２７ 采用依賴于頻率目標(biāo)阻抗的信號(hào)衰減估計(jì)９８
４３ 差分Ｉ／Ｏ設(shè)計(jì)９９
４３１ 差分Ｉ／Ｏ電路的信號(hào)完整性建模９９
４３２ 差分傳輸線、串?dāng)_噪聲和通孔的影響１００
４３３ 機(jī)織玻璃纖維的共模轉(zhuǎn)換１０１
４４ 三維系統(tǒng)級(jí)封裝中的電源完整性設(shè)計(jì)和評(píng)估１０５
４４１ 寬總線結(jié)構(gòu)的優(yōu)勢(shì)１０６
４４２ 三種層疊芯片和三維系統(tǒng)級(jí)封裝配置１０７
４４３ 完整的電源分布網(wǎng)絡(luò)阻抗及其對(duì)同步開關(guān)輸出噪聲的影響１１３
４５ 總結(jié)１１８
４６ 參考文獻(xiàn)１１９
第５章 電源完整性退化及建模１２１
５１ 背景１２１
５２ 電源完整性建模１２３
５２１ 板級(jí)電源完整性１２３
５２２ 封裝管殼的電源完整性１２４
５２３ 片上電源網(wǎng)格完整性１２４
５３ 電源完整性分析１２５
５４ 頻域分析１２５
５５ 時(shí)域分析１２８
５６ 目標(biāo)阻抗背景１２９
５７ 問題公式化１３０
５８ 最壞情況電源分布網(wǎng)絡(luò)輸出電壓噪聲１３０
５９ 無可實(shí)現(xiàn)性限制的阻抗１３１
５１０ 具有可實(shí)現(xiàn)性限制的阻抗１３３
５１０１ 一階阻抗１３３
５１０２ 二階阻抗１３４
５１１ 實(shí)際電源分布網(wǎng)絡(luò)１３９
５１１１ 無等效串聯(lián)電阻的理想ＬＣ結(jié)構(gòu)１４０
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