System Verilog是21世紀電子設計師必須掌握的最重要的語言之一，因為它是設計／驗證現代復雜電子系統核心芯片的至關重要的手段。本書講授用System Verilog語言設計／驗證數字系統的基本概念和具體方法。在介紹基本語法的基礎上，闡述了如何使用RTL級的System Verilog構成可綜合的數字電路／組件／系統，以及如何使用行為級的System Verilog搭建測試平臺對設計進行驗證。
《System Verilog數字系統設計》針對的讀者群是電子、自動化和計算機工程專業的本科生與研究生，本書也適合已經掌握Verilog和VHDL硬件描述語言的工程師自學新一代的數字系統設計／驗證語言。
第1章 序言
1.1 現代數字設計
1.2 使用硬件描述語言進行設計
1.2.1 設計自動化
1.2.2 什么是System Verilog
1.2.3 什么是VHDL
1.2.4 仿真
1.2.5 綜合
1.2.6 可重用性
1.2.7 驗證
1.2.8 設計流程
1.3 CMOS技術
1.3.1 邏輯門
1.3.2 ASIC（專用集成電路）和FPGA（現場可編程門陣列）
1.4 可編程邏輯
1.5 電氣屬性
1.5.1 噪聲容限
1.5.2 扇出
總結
參考資料
練習題
第2章 組合邏輯設計
2.1 布爾代數
2.1.1 值
2.1.2 操作符
2.1.3 邏輯門的真值表
2.1.4 布爾代數的定律
2.1.5 德摩根定理
2.1.6 香農擴展定理
2.2 邏輯門
2.3 組合邏輯設計
2.3.1 邏輯最小？
2.3.2 卡諾圖
2.4 時序
2.5 數字碼
2.5.1 整數
2.5.2 定點數
2.5.3 浮點數
2.5.4文字數字字符
2.5.5 格雷碼
2.5.6奇偶校驗位
總結
參考資料
練習題
第3章 使用System Verilog門模型描述的組合邏輯
3.1 模塊和文件
3.2 標識符、空格和注釋
3.3 基本門模型
3.4 簡單的網表
3.5 邏輯值
3.6 連續賦值語句
3.6.1 System Verilog操作符
3.7 延遲
3.8 參數
3.9 測試平臺
總結
參考資料
練習題
第4章 組合邏輯構件
4.1 多路選擇器
4.1.1 2選1多路選擇器
4.1.2 4選1多路器
4.2 譯碼器
4.2.1 2到4譯碼器
4.2.2 參數化的譯碼器
4.2.3 七段譯碼器
4.3 優先編碼器
4.3.1 無關項和唯一性問題
4.4 加法器
4.4.1 功能模型
4.4.2 逐位進位加法器
4.4.3 任務
4.5 奇偶校驗器
4.6 三態緩沖器
4.6.1 多值邏輯
4.7 組合邏輯塊的測試平臺
總結
參考資料
練習題
第5章 時序邏輯塊的System Verilog模型
第6章 同步時序設計
第7章 復雜時序系統的設計
第8章 測試平臺的編寫
第9章 System Verilong的仿真
第10章 System Verilong的綜合
第11章 數字系統的測試
第12章 可測試性設計
第13章 異步時序電路設計
第14章 與模擬電路的接口
附錄A System Verilog與Verilog的關系
部分練習題的參考答案
參考文獻
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