《實用數字電子技術基礎》借鑒了目前國外知名高校同類教材的選材和教學理念，將傳統手工數字技術與現代自動化數字技術的基礎知識和工程理論有機融合，使讀者能十分流暢地實現從學習傳統數字技術基礎知識向現代數字技術的平滑過渡及大幅跨越！
本教材突破了傳統教學模式的局限，將目標定位于使學生在數字電子技術的基礎理論（包括VerilogHDL的學習）、實踐能力和創新精神三方面有明顯的進步。引導學習者基于全新的數字技術平臺上強化自己的學習效果，得以高起點地適應相關后續課程的要求，同時最大限度地降低對先修基礎知識的依賴。
《實用數字電子技術基礎》前4章以及第6、7章等的主干內容與傳統教材的安排基本相同，包括數制、邏輯門基本結構與功能、邏輯函數、組合電路、觸發器和時序電路等，但減少了門電路與脈沖電路底層電路結構的內容，這有利于將此課程安排得盡可能的提前。教材的核心創意是引入了廣義譯碼器概念、計數器一般模型以及狀態機，為傳統手工數字電子技術與現代數字技術的有機融合與平滑過渡奠定了基礎。故在第5、第8以及后續章節的部分內容中逐級引入了現代數字技術的基礎內容。盡管《實用數字電子技術基礎》涉獵內容廣泛，各章內容結構嚴謹、相互依存、前后穿插，但通過科學的編排，整體授課學時數反而大為減少，這為學習者增加了更多的實踐機會。
《實用數字電子技術基礎》引入了廣義譯碼器概念和狀態機，將基于傳統方式繁復而不具一般意義設計方法回歸為一個簡單譯碼器的設計，實現了傳統數字技術與現代自動化數字技術有機融合。大幅減少邏輯門底層電路結構和脈沖電路的介紹，最大限度地降低對前期基礎知識的依賴，使得此課程能大幅提前。實踐證明最早可于本科第一學期開設此課程。改變作為孤立的數字電路課程課本來構建的傳統做法，而是兼顧其與后續課程的銜接，并為之營建良好的接口，使得有利于與重要后續課程構成創新能力教學課程體系。除了傳授數字電路基礎知識外，本教材的另一定位是作為自主創新意識的啟蒙教材。即通過教學的啟迪和大量的實驗項目，能動地激發學習者的創新意識，培養自主創新能力。完全不必費時費力地學習HDL語法，卻能以“表格”形式來流暢地使用HDL，以面對數字電路的自動設計，極大縮短了授課學時數，從而聚焦重點知識和實踐訓練。
第1章 數制與碼制
1.1 模擬信號與數字信號
1.1.1 模擬信號與數字信號的概念
1.1.2 數字電路與模擬電路的區別
1.1.3 數字電路的特點
1.2 數制
1.2.1 十進制數表述方法
1.2.2 二進制數表述方法
1.2.3 十六進制數表述方法
1.2.4 八進制數表述方法
1.3 數制轉換
1.3.1 十六進制數、二進制數與十進制數間的轉換
1.3.2 十進制數轉換為二進制數、十六進制數
1.3.3 二進制數與十六進制數間的轉換
1.4 數的碼制
1.4.1 十進制編碼
1.4.2 十進制數的BCD碼表示方法
1.4.3 字母數字碼
1.4.4 碼制
1.4.5 用補碼進行二進制數計算
習題
第2章 數字邏輯門
2.1 基本邏輯門
2.1.1 邏輯代數的三種基本運算模型
2.1.2 基本邏輯符號
2.1.3 與非門
2.1.4 或非門
2.1.5 異或門
2.1.6 同或門
2.2 集成電路邏輯門
2.2.1 MOS晶體管的結構與工作原理
2.2.2 CMOS邏輯門的結構與工作原理
2.3 TTL與CMOS集成電路邏輯門器件
2.3.1 邏輯門的器件類型與技術參數
2.3.2 集成電路門的技術參數
2.3.3 TTL與CMOS集成電路的傳統接口技術
2.3.4 器件的封裝
2.4 輔助門電路
2.4.1 三態門
2.4.2 集電極開路門
習題
實驗
第3章 邏輯函數
3.1 概述
3.2 邏輯代數的運算規則
3.3 邏輯函數的表述形式
3.4 邏輯函數的標準形式
3.5 邏輯代數化簡方法
3.6 卡諾圖化簡法
3.6.1 與或表達式的卡諾圖表示
3.6.2 與或表達式的卡諾圖化簡
3.6.3 或與表達式的卡諾圖化簡
3.6.4 含無關項邏輯函數的化簡
3.6.5 多輸出邏輯函數的化簡
習題
第4章 組合邏輯電路
4.1 組合邏輯電路手工分析
4.2 組合邏輯電路手工設計方法
4.3 編碼器
4.3.1 二進制編碼器
4.3.2 二-十進制編碼器及其應用
4.4 譯碼器
4.4.1 二進制譯碼器
4.4.2 二-十進制譯碼器
4.4.3 用集成譯碼器實現邏輯函數
4.4.4 顯示控制譯碼器
4.5 數據選擇器與數據分配器
4.5.1 數據選擇器
4.5.2 用數據選擇器實現邏輯函數
4.5.3 數據分配器
4.6 加法器
4.7 比較器
4.8 廣義譯碼器概念
4.9 可編程邏輯器件
4.9.1 PLD概述
4.9.2 可編程邏輯器件的發展歷程
4.9.3 可編程邏輯器件的分類
4.9.4 簡單PLD結構
4.10 組合電路的競爭與冒險
習題
實驗
第5章 組合電路的自動化設計與分析
5.1 手工數字技術存在的問題
5.2 數字技術自動設計與分析流程
5.3 原理圖輸入法邏輯電路設計
5.3.1 QuartusII軟件簡介
5.3.2 電路原理圖編輯輸入
5.3.3 創建工程
5.3.4 功能簡要分析
5.3.5 編譯前設置
5.3.6 全程編譯
5.3.7 時序仿真測試電路功能
5.4 引腳鎖定和編程下載
5.4.1 引腳鎖定
5.4.2 配置文件下載
5.4.3 JTAG間接模式編程配置器件
5.5 用Verilog來表述廣義譯碼器
5.5.1 用Verilog表述真值表及組合電路的設計
5.5.2 三人表決電路的語句表述方式
5.5.3 Verilog對廣義譯碼器的其它表述方式
實驗
第6章 觸發器及含觸發器的PLD
6.1 概述
6.2 RS觸發器
6.2.1 基本RS觸發器
6.2.2 具備時鐘控制的RS觸發器
6.2.3 RS觸發器應用示例
6.3 D觸發器
6.3.1 電平觸發型D觸發器
6.3.2 邊沿觸發型D觸發器
6.4 主從觸發器
6.4.1 主從RS觸發器
6.4.2 主從JK觸發器
6.4.3 邊沿JK觸發器
6.5 觸發器間的轉換
6.6 基于觸發器的濾波電路設計
6.7 延時電路的設計與測試
6.8 含觸發器的PLD結構
6.8.1 通用可編程邏輯器件GAL
6.8.2 復雜可編程邏輯器件
6.8.3 現場可編程門陣列
習題
實驗
第7章 時序邏輯電路
7.1 時序邏輯電路的特點與功能
7.2 小規模時序電路的手工分析方法
7.2.1 同步時序電路的分析
7.2.2 異步時序電路的分析舉例
7.3 時序電路的手工設計方法
7.3.1 時序電路的手工設計步驟
7.3.2 設計舉例
7.4 寄存器
7.4.1 并行寄存器
7.4.2 移位寄存器
7.5 計數器及其手工設計
7.5.1 異步計數器設計
7.5.2 同步計數器設計
7.6 專用集成計數器應用
7.7 計數器通用設計模型
7.7.1 時序邏輯設計方案考察
7.7.2 計數器的一般結構模型
7.7.3 基于一般模型的4位二進制計數器設計
7.7.4 基于一般模型的BCD碼計數器設計
7.7.5 基于一般模型的�？煽赜嫈灯髟O計
7.7.6 基于一般模型的反饋清零法構成模12計數器
7.7.7 基于一般模型的同步加載型計數器設計
7.7.8 基于一般模型的異步加載型計數器設計
7.7.9 基于一般模型的可逆計數器設計
7.8 有限狀態機
習題
實驗
第8章 時序電路的自動化設計與分析
8.1 深入了解時序邏輯電路性能
8.1.1 基于74161宏模塊的計數器設計
8.1.2 進位控制電路改進
8.1.3 控制同步加載構建計數器
8.1.4 利用預置數據控制計數器進位
8.2 一般模型結構的任意進制計數器
8.2.1 基于一般模型的十進制計數器設計
8.2.2 含自啟動電路的十進制計數器的設計
8.2.3 有限狀態機討論
8.3 任意進制異步控制型計數器設計
8.4 四位同步自動預置型計數器設計
8.5 基于LPM宏模塊的計數器設計
8.6 步進電機控制電路設計
8.6.1 步進電機原理簡介
8.6.2 步進電機單向旋轉控制電路設計
8.6.3 步進電機雙向旋轉控制電路設計
8.7 序列檢測器狀態機設計
8.8 數字頻率計設計
8.8.1 雙十進制計數器設計
8.8.2 6位十進制計數器設計
8.8.3 測頻時序控制電路設計
8.8.4 頂層電路設計與測試
8.9 模型電飯煲控制電路設計
實驗
第9章 存儲器及其應用
9.1 概述
9.2 RAM
9.2.1 RAM的分類與結構特點
9.2.2 SRAM的結構
9.2.3 DRAM工作原理
9.2.4 SRAM存儲容量的擴展方法
9.3 ROM
9.3.1 ROM的分類與結構
9.3.2 掩膜ROM
9.3.3 可編程ROM結構原理
9.3.4 其他類型的存儲器
9.4 FPGA中的嵌入式存儲器
9.5 存儲器應用電路設計
9.5.1 利用LPM_ROM設計查表式乘法器
9.5.2 簡易邏輯分析儀設計
9.5.3 樂曲演奏電路設計
習題
實驗
第10章 A/D與D/A轉換器
10.1 概述
10.2 A/D轉換器
10.2.1 D/A轉換原理與結構
10.2.2 二進制權電阻網絡型DAC轉換器
10.2.3 倒T型電阻網絡DAC
10.2.4 DAC轉換器的主要技術參數
10.2.5 DAC專用器件及其應用
10.3 A/D轉換器
10.3.1 ADC工作原理
10.3.2 ADC種類
10.3.3 ADC的主要技術參數
10.3.4 典型集成A/D轉換器及應用
10.4 正弦信號發生器設計
10.5 A/D采樣控制狀態機電路設計
習題
實驗
第11章 脈沖發生與處理電路
11.1 多諧振蕩器
11.2 單穩態觸發器
11.3 施密特觸發器
11.3.1 施密特觸發器概述
11.3.2 集成施密特觸發器及其應用
11.3.3 用施密特觸發器構成多諧振蕩器
11.4 555定時器
11.4.1 555的內部結構
11.4.2 555構成施密特觸發器
11.4.3 555構成單穩態觸發器
11.4.4 555構成多諧振蕩器
習題
附錄A 數字技術實驗系統基本要求
A.1 基本實驗內容、方式和類型
A.2 數字電路實驗板基本結構與功能
A.3 MIF文件生成器使用方法
參考文獻
盡管組合邏輯電路模塊結構各異，功能繁多，但卻有一個共同點，就是電路的輸出數據總是當前輸入數據的函數。或者說，在任何時刻電路的輸出狀態僅取決于此刻的輸入狀態，而與電路原來的狀態無關。正是由于這種簡單關系，我們可以暫時拋開它們特定的功能和名稱，如加法器、比較器、多路選擇器等，而僅用一張真值表來表達任何功能類型的組合電路，從而使任何組合電路模塊的分析和設計只需面對一張真值表即可。
可以這樣考慮，如果一個電路有3個數據輸入端，2個數據輸出端，它們的組合邏輯關系可以表述為表4-3的形式（盡管它是一個表決器真值表）。在此典型的真值表中，于左面列出輸入信號的所有取值，右面列出輸出信號的取值。于是類似的真值表所表達的可以是一個全加器，也可以是一個比較器，或者是一個特殊的譯碼器。任何功能的改變僅取決于輸入或輸出變鼉的數量和表中的數值。因此，真值表是任何組合電路設計都必需的，且最基本的建模形式。
另外，如果將真值表的輸出數據看成輸入碼所對應的編碼，那么，所有組合電路模塊的功能都能看成一種譯碼行為：其輸入的所有數據，無論是加數、被加數、通道選擇控制信號、比較器數據還是使能控制數據，全部可以看成一組譯碼輸入數據，而輸出的數據就是對應的譯碼數據。由此，我們就能將所有組合電路模塊的功能都看成一種譯碼行為。對于這種一股意義上的譯碼電路，我們權且稱其為廣義譯碼器。
這樣一來，對于任何類型的組合電路的設計就歸結為對一個指定功能的廣義譯碼器的設計，而針對廣義譯碼器設計建模的關鍵是給出對應的真值表。有了這張真值表，如果使用傳統的手工設計實現方法，就可以沿用4-2節給出的流程來完成全部電路的設計與實現；如果使用現代自動設計技術，那么主要的手工工作就止于廣義譯碼器真值表的抽象，或者說是編制。也就是說，對于自動設計流程，真值表一旦確定，余下的設計、分析和電路實現工作都可由計算機來完成了，于是電路性能和設計效率大為提高。
廣義譯碼器的引入有利于在認識上將各類組合邏輯電路的設計簡化成一張真值表的表達，同時使傳統的數字技術概念和設計方法順利地過渡到對現代自動設計技術的理解和把握，甚至包括對以后將要介紹的時序電路的結構、功能和設計的深入理解和高效設計奠定可靠的基礎。后面我們將會發現，在更一般的同步時序邏輯，即有限狀態機的結構中，這個廣義譯碼器其實就是一個狀態譯碼器。由此證明，無論是對組合電路還是時序電路，廣義譯碼器具有意義深遠的一般性含義、結構和功能。
相關的內容將在以后的章節中展開。
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