自從VHDL在1987年成為IEEE標(biāo)準(zhǔn)之后，就因其在電路模型建立、仿真、綜合等方面的強(qiáng)大功能而被廣泛用于復(fù)雜數(shù)字邏輯電路的設(shè)計(jì)中。佩德羅尼編著的《VHDL數(shù)字電路設(shè)計(jì)教程》共分為三個(gè)基本組成部分，首先詳細(xì)介紹VHDL語(yǔ)言的背景知識(shí)、基本語(yǔ)法結(jié)構(gòu)和VHDL代碼的編寫(xiě)方法；然后介紹VHDL電路單元庫(kù)的結(jié)構(gòu)和使用方法，以及如何將新的設(shè)計(jì)加入到現(xiàn)有的或自己新建立的單元庫(kù)中，以便于進(jìn)行代碼的分割、共享和重用；最后介紹CPLD和FPGA的發(fā)展歷史、主流廠商提供的開(kāi)發(fā)環(huán)境使用方法。本書(shū)在結(jié)構(gòu)組織上有獨(dú)特之處，例如將并發(fā)描述語(yǔ)句、順序描述語(yǔ)句、數(shù)據(jù)類型與運(yùn)算操作符和屬性等獨(dú)立成章，使讀者更容易清晰準(zhǔn)確地掌握這些重要內(nèi)容。本書(shū)注重設(shè)計(jì)實(shí)踐，給出了大量完整設(shè)計(jì)實(shí)例的電路圖、相關(guān)基本概念、電路工作原理以及仿真結(jié)果，從而將VHDL語(yǔ)法學(xué)習(xí)和如何采用它進(jìn)行電路設(shè)計(jì)有機(jī)地結(jié)合在一起。
《VHDL數(shù)字電路設(shè)計(jì)教程》適合通信工程、電子工程及相關(guān)專業(yè)的高年級(jí)本科生作為教材使用，同時(shí)也可以作為可編程邏輯器件應(yīng)用開(kāi)發(fā)的培訓(xùn)教材。
佩德羅尼編著的《VHDL數(shù)字電路設(shè)計(jì)教程》采用將數(shù)字電路系統(tǒng)設(shè)計(jì)實(shí)例與可編程邏輯相結(jié)合的方法，通過(guò)大量實(shí)例，對(duì)如何采用VHDL進(jìn)行電路設(shè)計(jì)進(jìn)行了全面描述。目前大多數(shù)同類教材過(guò)多關(guān)注VHDL一語(yǔ)法特點(diǎn)本身，而本書(shū)則給出了大量完整設(shè)計(jì)實(shí)例的電路圖、相關(guān)基本概念、電路工作原理及仿真結(jié)果，從而將VHDL語(yǔ)法學(xué)習(xí)和如何采用它進(jìn)行電路設(shè)計(jì)相結(jié)合。本書(shū)對(duì)VHOL的講述簡(jiǎn)明而完整，對(duì)與VHDL綜合相關(guān)的內(nèi)容進(jìn)行了詳細(xì)討論和說(shuō)明。全書(shū)的內(nèi)容組織清晰合理，包括電路設(shè)計(jì)與系統(tǒng)設(shè)計(jì)兩個(gè)基本部分，分別講述了VHDL的基礎(chǔ)語(yǔ)法、基本代碼編寫(xiě)技術(shù)，以及與VHDL代碼分割、共享、重用相關(guān)的知識(shí)。
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