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FPGA/CPLD應(yīng)用技術(shù)

FPGA/CPLD應(yīng)用技術(shù)

定     價(jià):¥34.5

中 教 價(jià):¥23.46  (6.80折)

庫(kù) 存 數(shù): 0

  • 作者:韓曉敏,張鵬,劉海妹,等 編
  • 出版時(shí)間:2014/10/1
  • ISBN:9787302371854
  • 出 版 社:清華大學(xué)出版社
  • 中圖法分類(lèi):TP332.1 
  • 頁(yè)碼:224
  • 紙張:膠版紙
  • 版次:1
  • 開(kāi)本:16K
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       本書(shū)是基于課堂教學(xué)和全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽的特點(diǎn)和需要進(jìn)行編寫(xiě)的。通過(guò)項(xiàng)目簡(jiǎn)明而系統(tǒng)地介紹了FPGA/CPLD應(yīng)用技術(shù)的相關(guān)內(nèi)容。第一篇包括FPGA/CPLD的基本結(jié)構(gòu)、開(kāi)發(fā)流程及開(kāi)發(fā)環(huán)境,硬件描述語(yǔ)言(VHDL)的基本知識(shí)。第二篇側(cè)重應(yīng)用開(kāi)發(fā),共分為9個(gè)項(xiàng)目,依據(jù)CDIO理念,把相關(guān)知識(shí)融入項(xiàng)目中學(xué)習(xí)。項(xiàng)目4~項(xiàng)目9為常用邏輯單元電路,訓(xùn)練讀者基本的VHDL程序設(shè)計(jì)能力,掌握VHDL程序結(jié)構(gòu)和VHDL并行語(yǔ)句與順序語(yǔ)句。項(xiàng)目10~項(xiàng)目12為綜合實(shí)用型項(xiàng)目,旨在培養(yǎng)讀者的VHDL程序設(shè)計(jì)能力,有助于讀者掌握VHDL層次化設(shè)計(jì)。 本書(shū)在取材和編排上力求理論聯(lián)系實(shí)際、由淺入深、循序漸進(jìn)。每個(gè)項(xiàng)目后面附有小結(jié)和習(xí)題,便于讀者學(xué)習(xí)和教學(xué)使用。 
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