xxxfreesexmoves-haodiaocao这里只有精品视频-欧美性受黑人性爽-欧美性受xxxxxx黑人xyx性爽|www.jsyyzsb.com

本書(shū)主要論述了數(shù)字系統(tǒng)的電路測(cè)試以及設(shè)計(jì)可測(cè)試性。本書(shū)使用Verilog進(jìn)行數(shù)字電路的設(shè)計(jì)、測(cè)試分析并實(shí)現(xiàn)數(shù)字系統(tǒng)可測(cè)試性。

譯者序
前言
概述
致謝
第1章 數(shù)字電路測(cè)試的基礎(chǔ)知識(shí)和HDL的作用
1.1 設(shè)計(jì)及測(cè)試
1.1.1 RTL設(shè)計(jì)流程
1.1.2 流片后測(cè)試
1.2 測(cè)試重點(diǎn)
1.2.1 測(cè)試方法
1.2.2 可測(cè)試性方法
1.2.3 檢測(cè)方法
1.2.4 測(cè)試成本
1.3 數(shù)字系統(tǒng)測(cè)試中的HDL
1.3.1 硬件建模
1.3.2 制定測(cè)試方法
1.3.3 虛擬測(cè)試機(jī)
1.3.4 可測(cè)試性硬件評(píng)估
1.3.5 協(xié)議感知自動(dòng)測(cè)試設(shè)備
1.4 自動(dòng)測(cè)試設(shè)備結(jié)構(gòu)及儀器
1.4.1 數(shù)字激勵(lì)及測(cè)量?jī)x器
1.4.2 DC儀器
1.4.3 AC儀器
1.4.4 RF儀器
1.4.5 自動(dòng)測(cè)試設(shè)備
1.5 小結(jié)


第2章 用于設(shè)計(jì)和測(cè)試的Verilog HDL
2.1 使用HDL開(kāi)發(fā)測(cè)試方法的原因
2.2 將Verilog用于設(shè)計(jì)
2.2.1 將Verilog用于仿真
2.2.2 將Verilog用于綜合
2.3 將Verilog用于測(cè)試
2.3.1 無(wú)故障電路分析
2.3.2 故障表編制及可測(cè)試性分析
2.3.3 故障仿真
2.3.4 測(cè)試生成
2.3.5 可測(cè)試性硬件設(shè)計(jì)
2.4 Verilog的基本結(jié)構(gòu)
2.4.1 模塊、端口、連線及變量
2.4.2 抽象的層級(jí)
2.4.3 邏輯值系統(tǒng)
2.5 組合電路
2.5.1 晶體管級(jí)描述
2.5.2 門(mén)級(jí)描述
2.5.3 運(yùn)算級(jí)描述
2.5.4 過(guò)程級(jí)描述
2.5.5 實(shí)例化其他模塊
2.6 時(shí)序電路
2.6.1 寄存器和移位寄存器
2.6.2 狀態(tài)機(jī)編碼
2.7 完整示例（加法器）
2.7.1 控制/數(shù)據(jù)劃分
2.7.2 加法器的設(shè)計(jì)規(guī)格
2.7.3 CPU的實(shí)現(xiàn)
2.8 測(cè)試平臺(tái)技術(shù)
2.8.1 測(cè)試平臺(tái)技術(shù)
2.8.2 簡(jiǎn)單的組合測(cè)試平臺(tái)
2.8.3 簡(jiǎn)單的時(shí)序測(cè)試平臺(tái)
2.8.4 限制數(shù)據(jù)集
2.8.5 同步數(shù)據(jù)和響應(yīng)處理
2.8.6 隨機(jī)時(shí)間間隔
2.8.7 文本IO
2.8.8 仿真代碼覆蓋率
2.9 PLI基礎(chǔ)知識(shí)
2.9.1 訪問(wèn)例行程序
2.9.2 HDL/PLI實(shí)現(xiàn)的步驟
2.9.3 在HDL/PLI環(huán)境中注入故障
2.1 0小結(jié)


第3章 故障和缺陷建模
3.1 故障建模
3.1.1 故障抽象
3.1.2 功能故障
3.1.3 結(jié)構(gòu)故障
3.2 門(mén)級(jí)結(jié)構(gòu)故障
3.2.1 確認(rèn)故障
3.2.2 固定開(kāi)路故障
3.2.3 固定為0的故障
3.2.4 固定為1的故障
3.2.5 橋接故障
3.2.6 狀態(tài)依賴(lài)型故障
3.2.7 多故障
3.2.8 單固定結(jié)構(gòu)故障
3.2.9 檢測(cè)單固定故障
3.3 與門(mén)級(jí)故障相關(guān)的問(wèn)題
3.3.1 檢測(cè)橋接故障
3.3.2 不可檢測(cè)的故障
3.3.3 冗余故障
3.4 故障壓縮
3.4.1 難以區(qū)分的故障
3.4.2 等效單固定故障
3.4.3 面向門(mén)的故障壓縮
3.4.4 面向線路的故障壓縮
3.4.5 重匯聚扇出的問(wèn)題
3.4.6 支配性故障壓縮
3.5 基于Verilog的故障壓縮
3.5.1 用于故障壓縮的Verilog測(cè)試平臺(tái)
3.5.2 故障壓縮的PLI實(shí)現(xiàn)
3.6 小結(jié)


第4章 故障仿真應(yīng)用與方法
4.1 故障仿真
4.1.1 門(mén)級(jí)故障仿真
4.1.2 故障仿真要求
4.1.3 HDL環(huán)境
4.1.4 時(shí)序電路故障仿真
4.1.5 故障排除
4.1.6 相關(guān)術(shù)語(yǔ)
4.2 故障仿真應(yīng)用
4.2.1 故障覆蓋率
4.2.2 測(cè)試生成中的故障仿真
4.2.3 故障字典創(chuàng)建
4.3 故障仿真技術(shù)
4.3.1 串行故障仿真
4.3.2 并行故障仿真
4.3.3 并發(fā)故障仿真
4.3.4 演繹故障仿真
4.3.5 演繹故障仿真的比較
4.3.6 關(guān)鍵路徑追蹤故障仿真
4.3.7 微分故障仿真
4.4 小結(jié)


第5章 測(cè)試向量生成方法及算法
5.1 測(cè)試生成基礎(chǔ)知識(shí)
5.1.1 布爾差分
5.1.2 測(cè)試生成過(guò)程
5.1.3 故障和測(cè)試
5.1.4 術(shù)語(yǔ)和定義
5.2 可控性和可觀察性
5.2.1 可控性
5.2.2 可觀察性
5.2.3 基于概率的可控性和可觀察性
5.2.4 SCOAP的可控性和可觀察性
5.2.5 基于距離
5.3 隨機(jī)測(cè)試生成
5.3.1 限制隨機(jī)測(cè)試數(shù)量
5.3.2 組合電路隨機(jī)測(cè)試生成
5.3.3 時(shí)序電路的隨機(jī)測(cè)試生成
5.4 小結(jié)


第6章 確定性測(cè)試生成算法
6.1 確定性測(cè)試生成方法
6.1.1 雙階段測(cè)試生成
6.1.2 面向故障的測(cè)試生成基本原理
6.1.3 D算法
6.1.4 PODEM（面向路徑的測(cè)試生成）
6.1.5 其他確定性面向故障的測(cè)試生成方法
6.1.6 不依賴(lài)于故障的測(cè)試生成
6.2 時(shí)序電路測(cè)試生成
6.3 測(cè)試數(shù)據(jù)壓縮
6.3.1 測(cè)試壓縮的形式
6.3.2 測(cè)試兼容性
6.3.3 靜態(tài)壓縮
6.3.4 動(dòng)態(tài)壓縮
6.4 小結(jié)


第7章 通過(guò)掃描法進(jìn)行測(cè)試電路設(shè)計(jì)
7.1 增加電路可測(cè)試性
7.1.1 折中方案
7.1.2 測(cè)試時(shí)序電路
7.1.3 組合電路的可測(cè)試性
7.2 可測(cè)試性插入
7.2.1 改善可觀測(cè)性
7.2.2 提高可控性
7.2.3 共享可觀測(cè)性引腳
7.2.4 共享控制引腳
7.2.5 降低選擇輸入
7.2.6 同步控制和觀測(cè)
7.3 全掃描可測(cè)試性設(shè)計(jì)技術(shù)
7.3.1 全掃描插入
7.3.2 觸發(fā)器結(jié)構(gòu)
7.3.3 全掃描設(shè)計(jì)與測(cè)試
7.4 掃描結(jié)構(gòu)
7.4.1 全掃描設(shè)計(jì)
7.4.2 映像寄存器可測(cè)試性設(shè)計(jì)
7.4.3 局部掃描方法
7.4.4 多掃描設(shè)計(jì)
7.4.5 其他的掃描設(shè)計(jì)
7.5 RTL掃描設(shè)計(jì)
7.5.1 RTL設(shè)計(jì)全掃描
7.5.2 RTL設(shè)計(jì)多鏈掃描
7.5.3 RTL掃描設(shè)計(jì)
7.6 小結(jié)


第8章 標(biāo)準(zhǔn)IEEE測(cè)試訪問(wèn)方法
8.1 邊界掃描基礎(chǔ)知識(shí)
8.2 邊界掃描結(jié)構(gòu)
8.2.1 測(cè)試訪問(wèn)端口
8.2.2 BS-1149.1 寄存器
8.2.3 TAP控制器 
8.2.4 解碼器單元
8.2.5 選擇器和其他單元
8.3 邊界掃描測(cè)試說(shuō)明
8.4 板級(jí)掃描鏈結(jié)構(gòu)
8.4.1 單一串行掃描鏈
8.4.2 具有單一控制測(cè)試端口的多掃描鏈
8.4.3 具有一個(gè)TDI、TDO但有多個(gè)TMS的多掃描鏈
8.4.4 多掃描鏈，多TAP
8.5 RTL邊界掃描
8.5.1 為CUT插入邊界掃描測(cè)試硬件
8.5.2 兩個(gè)模塊的測(cè)試案例
8.5.3 虛擬邊界掃描測(cè)試機(jī)
8.6 邊界掃描描述語(yǔ)言
8.7 小結(jié)


第9章 邏輯內(nèi)建自測(cè)試
9.1 內(nèi)建自測(cè)試基本知識(shí)
9.1.1 基于存儲(chǔ)器的內(nèi)建自測(cè)試
9.1.2 內(nèi)建自測(cè)試的有效性
9.1.3 內(nèi)建自測(cè)試的類(lèi)型
9.1.4 設(shè)計(jì)一個(gè)內(nèi)建自測(cè)試
9.2 測(cè)試向量生成
9.2.1 測(cè)試向量產(chǎn)生器的集成
9.2.2 窮舉計(jì)數(shù)器
9.2.3 環(huán)形計(jì)數(shù)器
9.2.4 扭環(huán)計(jì)數(shù)器
9.2.5 線性反饋移位寄存器
9.3 輸出響應(yīng)分析
9.3.1 輸出響應(yīng)分析器集成
9.3.2 1字符計(jì)數(shù)器
9.3.3 跳變計(jì)數(shù)器
9.3.4 奇偶校驗(yàn)
9.3.5 串行LFSR
9.3.6 并行特征信號(hào)分析
9.4 內(nèi)建自測(cè)試結(jié)構(gòu)
9.4.1 與內(nèi)建自測(cè)試相關(guān)的術(shù)語(yǔ)
9.4.2 集中式和獨(dú)立式板級(jí)內(nèi)建自測(cè)試結(jié)構(gòu)
9.4.3 內(nèi)建評(píng)估和自檢
9.4.4 隨機(jī)測(cè)試接口
9.4.5 LSSD片上自檢
9.4.6 使用MISR和SRSG自測(cè)試
9.4.7 并發(fā)的內(nèi)建自測(cè)試
9.4.8 BILBO
9.4.9 提高測(cè)試覆蓋率
9.5 RTL內(nèi)建自測(cè)試設(shè)計(jì)
9.5.1 被測(cè)電路設(shè)計(jì)、仿真和綜合
9.5.2 RTS內(nèi)建自測(cè)試插入
9.5.3 配置RTS 內(nèi)建自測(cè)試
9.5.4 內(nèi)建自測(cè)試的合并配置
9.5.5 STUMPS設(shè)計(jì)
9.5.6 RTS和STUMPS的結(jié)果
9.6 小結(jié)


第10章 測(cè)試壓縮
10.1 測(cè)試數(shù)據(jù)壓縮
10.2 壓縮方法
10.2.1 基于代碼的方案
10.2.2 基于掃描的方案
10.3 解壓縮方法
10.3.1 解壓縮的硬件結(jié)構(gòu)
10.3.2 周期性掃描鏈
10.3.3 基于代碼的解壓縮
10.3.4 基于掃描的解壓縮
10.4 小結(jié)


第11章 通過(guò)MBIST測(cè)試存儲(chǔ)器
11.1 存儲(chǔ)器測(cè)試
11.2 存儲(chǔ)器結(jié)構(gòu)
11.3 存儲(chǔ)器故障模型
11.3.1 固定故障
11.3.2 轉(zhuǎn)換故障
11.3.3 耦合故障
11.3.4 橋接和狀態(tài)耦合故障
11.4 功能測(cè)試方法
11.4.1 March測(cè)試算法
11.4.2 March-C算法
11.4.3 MATS+算法
11.4.4 其他的March測(cè)試
11.5 MBIST方法
11.5.1 簡(jiǎn)單的March MBIST
11.5.2 March-C MBIST計(jì)數(shù)-排序器
11.5.3 干擾MBIST
11.6 小結(jié)


附錄A 在協(xié)議感知自動(dòng)測(cè)試設(shè)備上使用HDL
附錄B PLI測(cè)試應(yīng)用的門(mén)級(jí)組件
附錄C 編程語(yǔ)言接口測(cè)試工具
附錄D IEEE 1149.1 標(biāo)準(zhǔn)邊界掃描的Verilog描述
附錄E 邊界掃描IEEE 1149.1 標(biāo)準(zhǔn)虛擬測(cè)試機(jī)
附錄F 由RTL綜合生成的門(mén)級(jí)網(wǎng)表（NetlistGen）
參考書(shū)目