本書從用戶的角度全面闡述了Verilog HDL語言的重要細節和基本設計方法，并詳細介紹了Verilog 2001版的主要改進部分。本書重點關注如何應用Verilog語言進行數字電路和系統的設計和驗證，而不僅僅講解語法。全書從基本概念講起，并逐漸過渡到編程語言接口以及邏輯綜合等高級主題。書中的內容全部符合Verilog HDL IEEE 1364-2001標準。
Samir Palnitkar目前是美國Jambo Systems公司總裁。Jambo Systems公司是一流的專用集成電路（ASIC）設計和驗證服務公司，專門從事高級微處理器、網絡和通信芯片的設計服務。Palnitkar先生曾創辦一系列小型的高科技公司。
**部分 Verilog基礎知識
第1章 Verilog HDL數字設計綜述2
1.1 數字電路CAD技術的發展歷史2
1.2 硬件描述語言的出現2
1.3 典型設計流程3
1.4 硬件描述語言的意義4
1.5 VERILOG HDL的優點5
1.6 硬件描述語言的發展趨勢5
第2章 層次建模的概念7
2.1 設計方法學7
2.2 四位脈動進位計數器8
2.3 模塊9
2.4 模塊實例10
2.5 邏輯仿真的構成12
2.6 舉例12
2.7 小結15
2.8 習題16
第3章 基本概念17
3.1 詞法約定17
3.2 數據類型20
3.3 系統任務和編譯指令25
3.4 小結29
3.5 習題30
第4章 模塊和端口31
4.1 模塊31
4.2 端口33
4.3 層次命名38
4.4 小結39
4.5 習題39
第5章 門級建模40
5.1 門的類型40
5.2 門延遲50
5.3 小結54
5.4 習題55
第6章 數據流建模56
6.1 連續賦值語句56
6.2 延遲58
6.3 表達式、操作符和操作數59
6.4 操作符類型60
6.5 舉例67
6.6 小結74
6.7 習題74
第7章 行為級建模76
7.1 結構化過程語句76
7.2 過程賦值語句79
7.3 時序控制83
7.4 條件語句88
7.5 多路分支語句89
7.6 循環語句91
7.7 順序塊和并行塊94
7.8 生成塊98
7.9 舉例103
7.10小結108
7.11 習題109
第8章 任務和函數112
8.1 任務和函數的區別112
8.2 任務113
8.3 函數117
8.4 小結121
8.5 習題122
第9章 實用建模技術123
9.1 過程連續賦值123
9.2 改寫（覆蓋）參數125
9.3 條件編譯和執行127
9.4 時間尺度130
9.5 常用的系統任務131
9.6 小結137
9.7 習題138
第二部分 Verilog高級主題
第10章 時序和延遲142
10.1 延遲模型的類型142
10.2 路徑延遲建模145
10.3 時序檢查151
10.4 延遲反標注153
10.5 小結154
10.6 習題154
第11章 開關級建模156
11.1 開關級建模元件156
11.2 舉例160
11.3 小結164
11.4 習題165
第12章 用戶自定義原語166
12.1 UDP的基礎知識166
12.2 表示組合邏輯的UDP168
12.3 表示時序邏輯的UDP173
12.4 UDP表中的縮寫符號176
12.5 UDP設計指南177
12.6 小結178
12.7 習題178
第13章 編程語言接口180
13.1 PLI的使用182
13.2 PLI任務的連接和調用182
13.3 內部數據表示184
13.4 PLI庫子程序185
13.5 小結195
13.6 習題196
第14章 使用Verilog HDL進行邏輯綜合197
14.1 什么是邏輯綜合197
14.2 邏輯綜合對數字設計行業的影響199
14.3 VERILOG HDL綜合200
14.4 邏輯綜合流程204
14.5 門級網表的驗證210
14.6 邏輯綜合建模技巧212
14.7 時序電路綜合舉例217
14.8 小結224
14.9 習題224
第15章 高級驗證技術226
15.1 傳統的驗證流程226
15.2 斷言檢查234
15.3 形式化驗證235
15.4 小結237
第三部分 附 錄
附錄A 強度建模和高級線網類型定義240
附錄B PLI子程序清單243
附錄C 關鍵字、系統任務和編譯指令259
附錄D 形式化語法定義261
附錄E Verilog有關問題解答290
附錄F Verilog舉例293
參考文獻303
譯者后記304
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