本書(shū)涵蓋數(shù)字集成電路和專用集成電路設(shè)計(jì)的基本流程和主要設(shè)計(jì)方法，共8章，主要內(nèi)容包括：集成電路發(fā)展趨勢(shì)及專用集成電路基本設(shè)計(jì)方法、集成電路工藝基礎(chǔ)及版圖、MOS晶體管與電路設(shè)計(jì)基礎(chǔ)、CMOS數(shù)字集成電路常用基本電路、半定制電路設(shè)計(jì)、全定制電路設(shè)計(jì)、集成電路的測(cè)試技術(shù)、集成電路的模擬與驗(yàn)證技術(shù)等，每章后附習(xí)題與思考題。提供電子課件和習(xí)題參考答案。
朱恩，東南大學(xué)教授、博士生導(dǎo)師，陳瑩梅，東南大學(xué)大學(xué)教授、博士生導(dǎo)師。兩位作者都有豐富的科研和教學(xué)經(jīng)驗(yàn)，集成電路設(shè)計(jì)方向。
第1章 概論1
1.1 集成電路工藝發(fā)展趨勢(shì)1
1.1.1 特征尺寸的發(fā)展1
1.1.2 晶圓尺寸2
1.1.3 銅導(dǎo)線3
1.1.4 新型器件不斷涌現(xiàn)3
1.1.5 新材料新工藝的不斷應(yīng)用4
1.2 專用集成電路基本設(shè)計(jì)方法5
1.3 ASIC設(shè)計(jì)涉及的主要問(wèn)題6
1.3.1 設(shè)計(jì)過(guò)程集成化和自動(dòng)化6
1.3.2 可測(cè)試性設(shè)計(jì)問(wèn)題7
1.3.3 成本問(wèn)題7
習(xí)題7
第2章 集成電路工藝基礎(chǔ)及版圖8
2.1 引言8
2.2 集成電路制造基礎(chǔ)8
2.2.1 氧化工藝9
2.2.2 光刻工藝9
2.2.3 摻雜工藝10
2.2.4 金屬化工藝11
2.3 CMOS電路加工工藝12
2.4 設(shè)計(jì)規(guī)則與工藝參數(shù)20
2.4.1 設(shè)計(jì)規(guī)則的內(nèi)容與作用20
2.4.2 設(shè)計(jì)規(guī)則的描述21
2.5 電學(xué)參數(shù)27
2.5.1 分布電阻27
2.5.2 分布電容29
習(xí)題32
第3章 MOS晶體管與電路設(shè)計(jì)基礎(chǔ)34
3.1 MOS晶體管的基本模型34
3.1.1 NMOS管的I～V特性34
3.1.2 PMOS管的I～V特性36
3.2 CMOS反相器直流特性37
3.3 信號(hào)傳輸延遲39
3.3.1 CMOS反相器的延遲時(shí)間39
3.3.2 連線延遲44
3.3.3 電路扇出延遲45
3.3.4 大電容負(fù)載驅(qū)動(dòng)電路47
3.4 功耗52
3.4.1 金屬導(dǎo)線寬度的確定53
3.4.2 CMOS功耗53
習(xí)題55
第4章 CMOS數(shù)字集成電路常用基本電路57
4.1 組合邏輯57
4.1.1 CMOS組合邏輯的一般結(jié)構(gòu)57
4.1.2 CMOS組合邏輯的幾種基本門(mén)59
4.1.3 CMOS傳輸門(mén)64
4.2 時(shí)序邏輯68
4.3 動(dòng)態(tài)邏輯電路70
4.3.1 動(dòng)態(tài)存儲(chǔ)電路70
4.3.2 簡(jiǎn)單移位寄存器72
4.3.3 預(yù)充電邏輯75
4.3.4 多米諾CMOS邏輯78
4.3.5 多米諾CMOS邏輯的改進(jìn)電路——TSPC邏輯電路81
4.4 存儲(chǔ)電路84
習(xí)題86
第5章 半定制電路設(shè)計(jì)88
5.1 引言88
5.2 門(mén)陣列設(shè)計(jì)90
5.2.1 門(mén)陣列母片結(jié)構(gòu)91
5.2.2 門(mén)陣列基樣元的92
5.3 標(biāo)準(zhǔn)單元設(shè)計(jì)93
5.3.1 標(biāo)準(zhǔn)單元庫(kù)94
5.3.2 標(biāo)準(zhǔn)單元設(shè)計(jì)流程94
5.3.3 標(biāo)準(zhǔn)單元設(shè)計(jì)中的EDA工具95
5.4 可編程邏輯器件設(shè)計(jì)96
5.4.1 可編程器件的編程原理97
5.4.2 典型的PLD器件98
5.5 FPGA設(shè)計(jì)105
5.5.1 Xilinx FPGA的結(jié)構(gòu)和工作原理106
5.5.2 Xilinx FPGA的設(shè)計(jì)流程111
習(xí)題112
第6章 全定制電路設(shè)計(jì)114
6.1 全定制電路設(shè)計(jì)與半定制電路設(shè)計(jì)的主要區(qū)別114
6.2 全定制電路的結(jié)構(gòu)化設(shè)計(jì)特征115
6.2.1 層次性115
6.2.2 模塊性116
6.2.3 規(guī)則性117
6.2.4 局部性117
6.2.5 手工參與118
6.3 全定制電路的陣列邏輯設(shè)計(jì)形式118
6.3.1 Weinberger陣列結(jié)構(gòu)與柵列陣版圖119
6.3.2 存儲(chǔ)器結(jié)構(gòu)120
6.4 全定制電路設(shè)計(jì)舉例——加法器設(shè)計(jì)129
6.4.1 單位加法器129
6.4.2 多位加法器130
6.5 單元在全定制設(shè)計(jì)中的作用與單元設(shè)計(jì)132
習(xí)題133
第7章 集成電路的測(cè)試技術(shù)134
7.1 測(cè)試的重要性和基本方法134
7.2 故障模型135
7.2.1 固定型故障136
7.2.2 短路和開(kāi)路故障136
7.2.3 橋接故障137
7.2.4 存儲(chǔ)器故障137
7.2.5 其他類型故障137
7.3 測(cè)試向量生成138
7.4 可測(cè)性設(shè)計(jì)141
7.4.1 掃描路徑法142
7.4.2 內(nèi)建自測(cè)試（BIST）145
7.4.3 邊界掃描測(cè)試147
習(xí)題151
第8章 集成電路的模擬與驗(yàn)證技術(shù)153
8.1 設(shè)計(jì)模擬與驗(yàn)證的意義153
8.2 電路模擬154
8.3 邏輯模擬與時(shí)序模擬160
8.3.1 邏輯模擬160
8.3.2 時(shí)序模擬160
8.3.3 建立時(shí)間與保持時(shí)間161
8.3.4 時(shí)鐘周期162
8.4 定時(shí)分析163
8.4.1 定時(shí)分析原理163
8.4.2 定時(shí)分析舉例165
8.5 電路驗(yàn)證166
8.5.1 版圖驗(yàn)證系統(tǒng)的發(fā)展167
8.5.2 幾何圖形運(yùn)算168
8.5.3 設(shè)計(jì)規(guī)則檢查（DRC）169
8.5.4 電路網(wǎng)表提�。∟PE）171
8.5.5 版圖參數(shù)提取方法172
8.5.6 電學(xué)規(guī)則檢查（ERC）175
8.5.7 版圖與原理圖一致性檢查175
8.5.8 邏輯提取178
8.5.9 深亞微米版圖的物理驗(yàn)證179
8.6 邏輯綜合技術(shù)180
8.6.1 邏輯綜合的原理182
8.6.2 邏輯綜合流程182
習(xí)題184
參考文獻(xiàn)185
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