第5版前言
在20世紀90年代，國際上電子和計算機技術先進的國家，一直在積極探索新的電子電路設計方法，在設計方法、工具等方面進行了徹底的變革，并取得巨大成功。在電子設計技術領域，可編程邏輯器件（如CPLD、FPGA）的應用，已得到很好的普及，這些器件為數字系統的設計帶來了極大的靈活性。可編程邏輯器件可以通過軟件編程而對其硬件結構和工作方式進行重構，這使得硬件的設計可以如同軟件設計那樣方便快捷。這一切極大地改變了傳統的數字系統設計方法、設計過程和設計觀念，促進了EDA技術的迅速發展。
EDA是電子設計自動化（Electronic Design Automation）的縮寫，在20世紀90年代初從計算機輔助設計（CAD）、計算機輔助制造（CAM）、計算機輔助測試（CAT）和計算機輔助工程（CAE）的概念發展而來。EDA技術是以計算機為工具，設計者在EDA軟件平臺上，用硬件描述語言（HDL）完成設計文件，然后由計算機自動地完成邏輯編譯、化簡、分割、綜合、優化、布局、布線、仿真，直至對于特定目標芯片的適配編譯、邏輯映射和編程下載等工作。EDA技術的出現，極大地提高了電路設計的效率和可靠性，減輕了設計者的勞動強度。
本書是在《EDA技術與應用》（第4版）基礎上編寫的，跟隨EDA技術的發展，本書將各種最新版本的EDA工具軟件的使用方法展示給讀者，包括Quartus II 13.0及Qsys、ModelSim-Altera 10.1d、MATLAB R2012a等。
本書共7章。第1章EDA技術概述，介紹EDA技術的發展、EDA設計流程及EDA技術涉及的領域。
第2章介紹EDA工具軟件的使用方法。EDA的核心是利用計算機完成電路設計的全程自動化，因此基于計算機環境下的EDA工具軟件是不可缺少的。利用EDA技術進行電路設計的大部分工作是在EDA開發設計平臺上進行的，離開了EDA工具，電路設計的自動化是不可能實現的。因此，掌握EDA工具軟件的使用方法，應該是EDA技術學習的第一步。至今Altera公司已公布了Quartus II 16.0版本的EDA并發設計軟件，本章以Altera公司的Quartus II 13.0為主介紹EDA工具軟件的使用方法。
第3章和第4章分別介紹VHDL和Verilog HDL兩種常用硬件描述語言的基礎知識。VHDL和Verilog HDL作為IEEE標準的硬件描述語言，經過30多年的發展、應用和完善，它們以其強大的系統描述能力、規范的程序設計結構、靈活的語言表達風格和多層次的仿真測試手段，在電子設計領域受到了普遍的認同和廣泛的接受，成為現代EDA領域的首選硬件描述語言。專家認為，在本世紀VHDL與Verilog HDL語言將承擔起幾乎全部的數字系統設計任務。
第5章介紹幾種目前世界上最流行和實用的EDA工具軟件，包括ModelSim、MATLAB、Nios II和Qsys，以適應不同讀者的需要。這些軟件主要是基于PC機平臺，面向PLD、SOPC和ASIC設計，比較適合學校教學、項目開發和相關的科研。
第6章介紹PLA、PAL、GAL、EPLD和FPGA等各種類型可編程邏輯器件的電路結構、工作原理、使用方法、編程方法和Altera公司可編程邏輯器件。
第7章介紹EDA技術在組合邏輯、時序邏輯電路設計，以及基于EDA技術的數字系統設計中的應用。
為了方便讀者能較系統和較完整地學習EDA技術，本書從教學的目的出發，盡量將有關EDA技術的內容編入書中，并力求內容精練，語言通俗易懂。讀者可以根據實際需要，節選學習書中的部分內容，盡快掌握EDA基本技術，然后通過相關EDA技術書籍的學習，達到精通EDA技術的目的。
本書的教學可安排32學時，其中第1章占2學時，第2章占4學時，第3章占8學時，第4章占8學時，第5章作為選學內容（需6～8學時），第6章占2學時，第7章占8學時。另外，還需要安排4～8學時的實驗，第1個實驗安排EDA工具軟件的使用方法，其余的實驗可安排HDL的編程實驗。
本書提供配套的電子課件，可登錄華信教育資源網，注冊后免費下載。
本書由桂林電子科技大學的江國強和覃琴編著，對于書中的錯誤和不足之處，懇請讀者指正。
收起全部↑
第1章 EDA技術概述
1．1 EDA技術及發展
1．2 EDA設計流程
1．2．1 設計準備
1．2．2 設計輸入
1．2．3 設計處理
1．2．4 設計校驗
1．2．5 器件編程
1．2．6 器件測試和設計驗證
1．3 硬件描述語言
1．3．1 VHDL
1．3．2 Verilog HDL
1．3．3 AHDL
1．4 可編程邏輯器件
1．5 常用EDA工具
1．5．1 設計輸入編輯器
1．5．2 仿真器
1．5．3 HDL綜合器
1．5．4 適配器（布局布線器）
1．5．5 下載器（編程器）
本章小結
思考題和習題1
第2章 EDA工具軟件的使用方法
2．1 Quartus II軟件的主界面
2．2 Quartus II的圖形編輯輸入法
2．2．1 編輯輸入圖形設計文件
2．2．2 編譯設計文件
2．2．3 仿真設計文件
2．2．4 編程下載設計文件
2．3 Quartus II宏功能模塊的 使用方法
2．3．1 設計原理
2．3．2 編輯輸入頂層設計文件
2．3．3 仿真頂層設計文件
2．3．4 圖形文件的轉換
2．4 嵌入式邏輯分析儀的使用方法
2．4．1 打開SignalTap II編輯窗口
2．4．2 調入節點信號
2．4．3 參數設置
2．4．4 文件存盤
2．4．5 編譯與下載
2．4．6 運行分析
2．5 嵌入式鎖相環的設計方法
2．5．1 嵌入式鎖相環的設計
2．5．2 嵌入式鎖相環的仿真
2．5．3 使用嵌入式邏輯分析儀觀察嵌入式鎖相環的設計結果
2．6 設計優化
2．6．1 面積與速度的優化
2．6．2 時序約束與選項設置
2．6．3 Fitter設置
2．7 Quartus II的RTL閱讀器
本章小結
思考題和習題2
第3章 VHDL
3．1 VHDL設計實體的基本結構
3．1．1 庫、程序包
3．1．2 實體
3．1．3 結構體
3．1．4 配置
3．1．5 基本邏輯器件的VHDL描述
3．2 VHDL語言要素
3．2．1 VHDL文字規則
3．2．2 VHDL數據對象
3．2．3 VHDL數據類型
3．2．4 VHDL的預定義數據類型
3．2．5 IEEE預定義的標準邏輯位和矢量
3．2．6 用戶自定義數據類型方式
3．2．7 VHDL操作符
3．2．8 VHDL的屬性
3．3 VHDL的順序語句
3．3．1 賦值語句
3．3．2 流程控制語句
3．3．3 WAIT語句
3．3．4 ASSERT（斷言）語句
3．3．5 NULL（空操作）語句
3．4 并行語句
3．4．1 PROCESS（進程）語句
3．4．2 塊語句
3．4．3 并行信號賦值語句
3．4．4 子程序和并行過程調用語句
3．4．5 元件例化（COMPONENT）語句
3．4．6 生成語句
3．5 VHDL的庫和程序包
3．5．1 VHDL庫
3．5．2 VHDL程序包
3．6 VHDL設計流程
3．6．1 編輯VHDL源程序
3．6．2 設計8位計數顯示譯碼電路頂層文件
3．6．3 編譯頂層設計文件
3．6．4 仿真頂層設計文件
3．6．5 下載頂層設計文件
3．7 VHDL仿真
3．7．1 VHDL仿真支持語句
3．7．2 VHDL測試平臺軟件的設計
本章小結
思考題和習題3
第4章 Verilog HDL
4．1 Verilog HDL設計模塊的基本結構
4．1．1 模塊端口定義
4．1．2 模塊內容
4．2 Verilog HDL的詞法
4．2．1 空白符和注釋
4．2．2 常數
4．2．3 字符串
4．2．4 關鍵詞
4．2．5 標識符
4．2．6 操作符
4．2．7 Verilog HDL數據對象
4．3 Verilog HDL的語句
4．3．1 賦值語句
4．3．2 條件語句
4．3．3 循環語句
4．3．4 結構聲明語句
4．3．5 語句的順序執行與并行執行
4．4 不同抽象級別的Verilog HDL模型
4．4．1 Verilog HDL的門級描述
4．4．2 Verilog HDL的行為級描述
4．4．3 用結構描述實現電路系統設計
4．5 Verilog HDL設計流程
4．5．1 編輯Verilog HDL源程序
4．5．2 設計BCD加法器電路頂層文件
4．5．3 編譯頂層設計文件
4．5．4 仿真頂層設計文件
4．5．5 下載頂層設計文件
4．6 Verilog HDL仿真
4．6．1 Verilog HDL仿真支持語句
4．6．2 Verilog HDL測試平臺軟件的設計
本章小結
思考題和習題4
第5章 常用EDA工具軟件
5．1 ModelSim
5．1．1 ModelSim的圖形用戶交互方式
5．1．2 ModelSim的交互命令方式
5．1．3 ModelSim的批處理工作方式
5．1．4 ModelSim與Quartus II的接口
5．1．5 在Quartus II 13．0中使ModelSim仿真
5．2 基于MATLAB/DSP Builder 的DSP模塊設計
5．2．1 設計原理
5．2．2 建立MATLAB設計模型
5．2．3 MATLAB模型仿真
5．2．4 Signal Compiler使用方法
5．2．5 使用ModelSim仿真
5．2．6 DSP Builder的層次設計
5．3 Qsys系統集成軟件
5．3．1 Qsys的硬件開發
5．3．2 Qsys系統的編譯與下載
5．4 Nios II嵌入式系統開發軟件
5．4．1 Nios II的硬件開發
5．4．2 生成Nios II硬件系統
5．4．3 Nios II系統的調試
5．4．4 Nios II的常用組件與編程
5．4．5 基于Nios II的Qsys系統應用
本章小結
思考題和習題5
第6章 可編程邏輯器件
6．1 PLD的基本原理
6．1．1 PLD的分類
6．1．2 陣列型PLD
6．1．3 現場可編程門陣列FPGA
6．1．4 基于查找表（LUT）的結構
6．2 PLD的設計技術
6．2．1 PLD的設計方法
6．2．2 在系統可編程技術
6．2．3 邊界掃描技術
6．3 PLD的編程與配置
6．3．1 CPLD的ISP方式編程
6．3．2 使用PC的并口配置FPGA
6．4 Altera公司的PLD系列產品簡介
6．4．1 Altera高端Stratix FPGA系列
6．4．2 Altera中端FPGA的Arria系列
6．4．3 Altera低成本FPGA的Cyclone系列
6．4．4 Altera SoC FPGA系列
6．4．5 Altera低成本MAX系列
6．4．6 Altera硬件拷貝HardCopy ASIC系列
本章小結
思考題和習題6
第7章 EDA技術的應用
7．1 組合邏輯電路設計應用
7．1．1 運算電路設計
7．1．2 編碼器設計
7．1．3 譯碼器設計
7．1．4 數據選擇器設計
7．1．5 數據比較器設計
7．1．6 ROM的設計
7．2 時序邏輯電路設計應用
7．2．1 觸發器設計
7．2．2 鎖存器設計
7．2．3 移位寄存器設計
7．2．4 計數器設計
7．2．5 隨機讀寫存儲器RAM的設計
7．3 基于EDA的數字系統設計
7．3．1 計時器的設計
7．3．2 萬年歷的設計
7．3．3 8位十進制頻率計設計
本章小結
思考題和習題7
附錄A Altera DE2開發板使用方法 278
A．1 Altera DE2開發板的結構
A．2 DE2開發板的實驗模式與目標芯片的引腳連接
A．3 DE2開發板實驗的操作
A．3．1 編輯
A．3．2 編譯
A．3．3 仿真
A．3．4 引腳鎖定
A．3．5 編程下載
A．3．6 硬件驗證
A．4 DE2開發板的控制嵌板
A．4．1 打開控制嵌板
A．4．2 設備檢測
附錄B Quartus II的宏函數和強函數
B．1 宏函數
B．2 強函數
參考文獻
新書資訊